2.2 横向微缩所推动的工艺发展趋势

2.2.1 光刻技术

在几何微缩（geometric scaling）中，首先遇到的问题是光刻技术中的挑战。光刻工艺是集成电路制造过程中最直接体现其工艺先进程度的技术，光刻技术的分辨率（resolution）是指光刻系统所能分辨和加工的最小线条尺寸，是决定光刻系统最重要的指标，也是决定芯片最小特征尺寸的原因。它由瑞利定律决定

R=k1λ/NA

因而提高光刻分辨率的途径有：①减小波长λ; ②增加数值孔径（NA）; ③减小k1。

随着集成电路的发展，为适应分辨率不断减小的要求，光刻工艺中应用的光波的波长也从近紫外（NUV）区间的436nm、405nm、365nm波长进入到深紫外（DUV）区间的248nm、193nm波长。目前大部分芯片制造工艺采用了248nm和193nm光刻技术。其中248nm光刻采用的是KrF准分子激光，首先用于0.25μm制造工艺，经过研究人员的努力，248nm光刻技术可以完全满足0.13μm制造工艺的需求。

193nm光刻采用的是ArF准分子激光，传统的193nm光刻技术主要用于0.11μm、90nm以及65nm的制造工艺。1999年版的ITRS曾经预计在0.10μm制造工艺中将需要采用157nm的光刻技术，但是目前已经被改良的193nm技术和193nm浸入式光刻技术所替代。这可以归功于分辨率技术的提高，尤其是浸入式光刻技术在45nm技术节点上的应用。

浸入式光刻是指在投影镜头与硅片之间用液体充满，由于液体的折射指数比空气高，因此可以增加投影棱镜数值孔径（NA）。以超纯水为例，其折射指数为1.44，相当于将193nm波长缩短到134nm，从而提高了分辨率。基于193nm浸入式光刻技术在2004年取得了长足进展，并成功地使用在45nm技术节点中。193nm浸入式光刻技术原理清晰，构成方法可行并且投入小，配合旧有的光刻技术变动不大，节省设备制造商以及制程采用者大量研发及导入成本，因此157nm光源干式光刻技术被193nm浸入式光刻所替代。

为了能在下一个技术节点上获得领先，下一代的光刻技术正在研发当中，如远紫外光光刻（EUV）、电子束投影光刻、离子束投影光刻、X射线光刻和纳米印制光刻等。

但是在32nm技术节点上，两次图形技术（double patterning）从工艺整合的角度出发，能够采用多种工艺整合途径，沿用193nm浸入式光刻技术，满足32nm技术节点上的工艺需求[4]。除此之外，两次曝光技术（double exposure）也在研究当中。结合两次图形曝光或者两次曝光技术，193nm沉浸式光刻技术有可能向下扩展到22nm节点。

2.2.2 沟槽填充技术

图2.2是现代CMOS器件剖面的示意图。一般来说，水平方向的尺寸微缩幅度比垂直方向的幅度更大，这将导致沟槽（包含接触孔）的深宽比（aspect ratio）也随之提高，为避免沟槽填充过程中产生空穴（void），沟槽的填充工艺技术也不断发展。从图中可见，集成电路芯片的制造过程中包含很多种填充技术上的挑战，包括浅沟槽隔离、接触孔和沟槽。根据填充材料的不同，填充工艺主要分为绝缘介质的填充技术和导电材料的填充技术。

在大于0.8μm的间隙中填充绝缘介质时，普遍采用等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition, PECVD）；然而对于小于0.8μm的间隙，用单步PECVD工艺填充间隙时会在其中部产生空穴。PECVD技术加上沉积-刻蚀-沉积工艺被用以填充0.5～0.8μm的间隙，也就是说，在初始沉积完成部分填孔尚未发生夹断时紧跟着进行刻蚀工艺以重新打开间隙入口，之后再次沉积以完成对整个间隙的填充[5]。

高密度等离子（High Density Plasma, HDP）化学气相沉积技术工艺在同一个反应腔（chamber）中原位地进行沉积和刻蚀的工艺，通过控制间隙的拐角处沉积刻蚀比（deposition etch ratio），使得净沉积速率接近零，从而提高其填充能力。该技术能够适应深宽比在6∶1左右的需求，并满足90nm技术节点的需求。

当集成电路发展到65nm技术节点时，HDP工艺技术已经不能满足小尺寸沟槽的填充需求，因而发展出一种新的填充工艺技术即高深宽比工艺（High Aspect Ratio Process, HARP）。HARP工艺采用O3和TEOS的热化学反应，没有等离子体的辅助，同时需要沟槽具有特定的形貌，如特定角度的V字形沟槽。该技术能够适应深宽比在7∶1以上的需求。2008年，应用材料公司又推出eHARP工艺技术以适应32nm工艺的需求。该技术在原有工艺引入水蒸气，能够提供无孔薄膜，用于填充小于30nm、深宽比大于12∶1的空隙，从而满足先进存储器件和逻辑器件的关键制造要求[6]。

更进一步地，在2010年8月，同样是应用材料公司推出第4代填充技术，即流动式化学气相沉积（FCVD）技术。采用该技术，沉积层材料可以在液体形态下自由流动到需要填充的各种形状的结构中，填充形式为自底向上（bottom-up），而且填充结构中不会产生空隙，能够满足的深宽比可超过30∶1。这种独特工艺能够以致密且无碳的介电薄膜从底部填充所有这些区域，并且其成本相对低廉，仅是综合旋转方式的一半左右，后者需要更多的设备和很多额外的工艺步骤[6]。

对于导电材料的填充技术，早期的金属沉积工艺采用物理气相沉积（Physical Vapor Deposition, PVD）工艺。但是，PVD技术的填充能力和台阶覆盖能力都比较弱。为解决上述问题，化学气相沉积（CVD）技术在接触孔钨栓填充上得到应用。在工艺优化后，CVD技术能够提供保型沉积，这意味着比PVD技术更为优越的填充能力。当集成电路工业引入铜互连技术后，不论PVD还是CVD技术都不能满足其填充能力的要求。研究发现，电化学沉积（ECD）技术能够提供更为优越的填充技术以满足铜互连技术中的挑战。ECD技术因为其工艺具备自下而上（bottom-up）的特点，因而具有更为优越的填充能力，对于高深宽比的间隙来说，这是一种理想的填充方式。在最近发展的替代栅工艺中，金属沉积将面临一些新的技术挑战。

在接触孔钨栓填充、后端互连工艺铜填充以及后栅极工艺中的栅极填充中，一个共同的组成部分是阻挡层或晶籽层沉积或类阻挡层沉积，或可统一成为薄层金属沉积。薄层金属沉积需要良好的台阶覆盖性（step coverage），传统的MOCVD或PVD工艺在阻挡层或晶籽层沉积上已经沿用多年，随着互连通孔尺寸的减小，台阶覆盖等问题已经成为限制其继续应用的瓶颈。原子层气相沉积（Atomic Layer Deposition, ALD）技术正在逐步成为主流。

ALD过程是在经过活性表面处理的衬底上进行，首先将第一种反应物引入反应室使之发生化学吸附，直至衬底表面达到饱和；过剩的反应物则被从系统中抽出清除，然后将第二种反应物放入反应室，使之和衬底上被吸附的物质发生反应；剩余的反应物和反应副产品将再次通过泵抽或惰性气体清除的方法清除干净，这样就可得到目标化合物的单层饱和表面。这种ALD的循环可实现一层接一层的生长从而可以实现对沉积厚度的精确控制。ALD技术在台阶覆盖、侧壁及底部覆盖等方面都表现优异，但是ALD沉积速率较低的劣势也亟待改善。

ALD相比传统的MOCVD和PVD等沉积工艺具有先天的优势。它充分利用表面饱和反应天生具备厚度控制能力及高度的稳定性，对温度和反应物通量的变化不太敏感。这样得到的薄膜既纯度高、密度高、平整，又具有高度的保型性，即使对于纵宽比高达100∶1的结构也可实现良好的阶梯覆盖。ALD也顺应工业界向更低的热预算发展的趋势，多数工艺都可以在400℃以下进行。由于ALD是基于在交互反应过程中的自约束性生长，此工艺必须经过精细的调节来达到最合适的结果[7]。

2.2.3 互连层RC延迟的降低

随着集成电路技术节点的不断减小以及互连布线密度的急剧增加，互连系统中电阻、电容带来的RC耦合寄生效应迅速增长，影响了器件的速度。图2.3比较了不同技术节点下门信号延迟（gate delay）和互连层RC延迟（RC delay）。在早期，栅致延迟占主导地位，互连工艺中的RC延迟的影响很小。随着CMOS技术的发展，栅致延迟逐步变小；但是，RC延迟却变得更加严重。到0.25 μm技术节点，RC延迟不再能够被忽略[8]。

降低RC延迟可以分别通过降低阻抗和容抗以达到目的。首先来考察与阻抗相关的相关参数

R=ρL/A

式中，ρ是导线材料的电阻率，A和L分别是与电流方向垂直的导线截面积和电流方向的导线长度。由于A和L是几何微缩过程中已经确定了的重要参数，降低阻抗R的最好的方法就是降低电阻率ρ值。在0.18μm和0.13μm技术节点，工业界引入了低电阻值的铜互连线来代替铝互连技术，铜互连将至少沿用到22nm技术节点。

接着，来看容抗相关的物理参数

C=kA/d

在上述等式中，k是介电材料的介电常数，A和d分别是导线之间的正对面积和导线之间的距离。同样，由于A和L是几何微缩过程中已经确定了的重要参数，工业界采用低电容的低介电常数（低k）绝缘材料，其发展趋势就是介电常数不断降低（见表2.2）。

二氧化硅的k值在4.2左右，通常通过掺杂其他元素以降低k值，比如0.18μm工艺采用掺氟的二氧化硅，氟是具有强负电性的元素，当其掺杂到二氧化硅中后，可以降低材料中的电子与离子极化，从而使材料的介电常数从4.2降低到3.6左右[11]。

更进一步地，通过引入碳原子在介电材料也可以降低k值，即利用形成Si-C及C-C键所联成的低极性网络来降低材料的介电常数。针对降低材料密度的方法，其一是采用化学气相沉积（CVD）的方法在生长二氧化硅的过程中引入甲基（-CH3），从而形成松散的SiOC:H薄膜，也称CDO（碳掺杂的氧化硅），其介电常数在3.0左右。其二是采用旋压方法（spin-on）将有机聚合物作为绝缘材料用于集成电路工艺。这种方法兼顾了形成低极性网络和高空隙密度两大特点，因而其介电常数可以降到2.6以下。但致命缺点是机械强度差，热稳定性也有待提高。

当低k材料中的一部分原子被孔隙所替代时，很自然的，其k值继续下降。通常来说，介电材料的孔隙率越高，k值越低。介电材料中增加的孔隙率对材料的热-机械性能会带来不利的影响。此外，随着孔隙率的增加，材料的弹性模量和导热系数的退化速度（幂指数规律）比其材料密度和k值的降低速度要快，后两者是以线性规律下降的。这种不利影响能被随后的修复（cure）技术所补偿，包括热处理、紫外线照射和电子束照射等方法，去除致孔剂，并同时破坏低k膜材料中Si-OH及Si-H键，形成Si-O键网络，大角度的Si-O-Si键向更加稳定的小角或者“网络”结构转变，同时交联程度也得到提高，从而能使机械强度得到提高。

到65nm技术节点以下则采用低k材料（k≤3.2），到超低介电常数材料（ULK, k≤2.5），乃至到空气隙（air gap）架构（k≤2.0）。同传统的氧化硅薄膜相比，低k薄膜在机械强度、热稳定性和与其他工艺衔接等方面有很多问题，给工艺技术带来了很大挑战。